何庭波新论文揭示华为面临EUV光刻机缺乏的挑战

近日，华为半导体负责人何庭波在中科院科技论文预发布平台ChinaXiv上发表了论文《华为的τ芯片是否会熔化？》。她指出，要突破7纳米节点的技术瓶颈，华为亟需极紫外（EUV）光刻技术，但目前无法获取该技术，因此需要另寻新的解决方案。

这篇论文不仅延续了解读华为在今年5月发布的“韬定律”的思路，也针对外界对3D堆叠芯片散热与能耗的疑惑，给出了清晰的回应。她强调，华为芯片在性能与功耗之间找到平衡的解法，根本在于将芯片的能耗焦点从“计算”转向“移动”。她形象地比喻道，人的工作日能耗不仅来自工作的几个小时，通勤的能量消耗同样不可小觑。对芯片而言，晶体管开关的计算耗能固然重要，但数据在不同模块和电路之间的长距离传输也消耗了大量的动态功耗。

在典型的智能手机负载下，动态功耗占总体功耗的90%左右，而随着制程的微缩，互连电容带来的能耗问题将愈发严重。因此，芯片真正昂贵的能耗不在于晶体管的计算，而是在于内部数据的“搬运”。何庭波所提出的τ定律以及LogicFolding（逻辑折叠）技术的创新点正是围绕这个中心展开的，它不仅仅是将芯片堆叠为多层，更在于重新构建电路的空间布局。通过折叠设计，长距离的关键连线能够转化为更短的垂直连接。

论文中揭示，在一些核心模块中，连线长度可以缩短约20%，关键路径的长度最多可缩短70%；处理模块的时钟布线减少28%，缓冲器的数量也显著降低。折叠设计的核心思想在于让晶体管之间的距离变得更近，从而减少数据传输的距离。

这种时间维度上的创新直接影响了量产芯片的性能。以麒麟2026芯片为例，其晶体管密度从每平方毫米1.55亿个提升到2.38亿个，增加了55%。在保持相同性能的情况下，NPU功耗减少了66%，GPU则下降58%，CPU性能核心功耗也下降了41%。尤其是NPU方面，其29TOPS算力在频率降至63%、电压降至0.55V的情况下，功耗密度下降高达73%。这些数字表明，折叠技术能够有效控制发热，若整体功耗降低，热负荷也会随之减轻，通过热感知布局优化热模块的放置，芯片有可能表现得“更冷”。

然而，何庭波并未将折叠技术视为万能解决方案，她明确表示，τ定律关注的是时间缩放，而非能量缩放。若设计者将节省的时间全部用于提升频率，芯片可能会因此增加能耗。DSP的第一代折叠设计就因芯片面积缩减而导致功耗密度上升。CPU由于任务的串行特性，难以通过并行阵列获得显著收益，这也表明τ定律的真正价值在于为设计者提供调整性能、面积及功耗的更多选择，而非自动化的节能方式。

面对未来的挑战，华为仍需解决混合键合的间距、晶圆翘曲、对准精度以及EDA工具适配等一系列工程难题，预计需要三到五年的持续努力。尽管因总功耗降低而有所缓解的散热问题依然存在，华为当下需证明的并不仅是“芯片能否被折叠”，而是如何保证这一技术能在未来不断进步，类似于摩尔定律一样代代相传。

在论文末尾，何庭波引用了西西弗斯的神话，阐明每一代芯片如同一次将巨石推上山的过程，折叠技术为每一代芯片赢得时间，再将其投入到功耗或性能的优化中，最终重启下一代循环。与神话不同的是，这座山是有方向的，每次循环都将留下能够实现更高效、耗能更少的芯片。正是这种独特的追求，显示了τ定律的宏伟愿景：在传统工艺面临极限时，探索半导体发展新的增长路径。